HD6432147SW datasheet(215/1140 Pages) RENESAS

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バスコントローラ

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6.5

バースト ROM インタフェース

6.5.1

概要

本 LSI は、外部空間をバースト ROM 空間に設定し、バースト ROM インタフェースを

行うことができます。

BCR

の BRSTRM ビットにより、外部空間をバースト ROM 空間に設定します。CPU の

命令フェッチに限り最大 4 ワード／8 ワードの連続バーストアクセスを行うことができま

す。バーストアクセスは 1 ステートまたは 2 ステートを選択できます。

6.5.2

基本タイミング

バースト ROM インタフェースの、イニシャルサイクル（フルアクセス）のアクセスス

テート数は AST ビットの設定にしたがいます。また、AST ビットを 1 にセットした場合

は、ウェイトステートを挿入することもできます。バーストサイクルは、BCR の BRSTS1

ビットの設定により、1 ステートまたは 2 ステートの選択が可能です。ウェイトステート

は挿入できません。

また、BCR の BRSTS0 ビットを 0 にクリアすると最大 4 ワードのバーストアクセスを行

います。BRSTS0 ビットを 1 にセットすると最大 8 ワードのバーストアクセスを行います。

バースト ROM 空間の基本アクセスタイミングを

図 6.14（a）（b）に示します。

図 6.14（a）は、AST ビット、BRSTS1 ビットをいずれも 1 に設定した場合の例です。

図 6.14（b）は、AST ビット、BRSTS1 ビットをいずれも 0 に設定した場合の例です。

アドレスバス

AS/IOS

データバス

フルアクセス

バーストアクセス

下位アドレスのみ変化

リードデータ

（IOSE＝0）

図 6.14（a）バースト ROM アクセスタイミング例（AST＝BRSTS1＝1 の場合）

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