REV. A

–6–

AD5543/AD5553

SDI

CLK

CS

t

DS

DH

t

CH

t

CL

t

t

CSS

D15

D14

D13

D12

D11

D10

D9

D8

D1

D0

Figure 3a. AD5543 Timing Diagram

SDI

CLK

CS

t

DS

DH

t

CH

t

CL

t

t

CSS

D13

D12

D11

D10

D9

D8

D1

D0

D7

D6

Figure 3b. AD5553 Timing Diagram

Table I. Control-Logic Truth Table

CLK

CS

Serial Shift Register Function

DAC Register

XH

No Effect

Latched

↑+L

Shift Register Data Advanced One Bit

Latched

XH

No Effect

Latched

X

↑+

Shift Register Data Transferred to DAC Register

New Data Loaded from Serial Register

↑+ positive logic transition; X Don't Care

Table II. AD5543 Serial Input Register Data Format; Data is Loaded in the MSB-First Format

MSB

LSB

Bit Position

B15

B14

B13

B12

B11

B10

B9

B8

B7

B6

B5

B4

B3

B2

B1

B0

Data-Word

D15

D14

D13

D12

D11

D10

D9

D8

D7

D6

D5

D4

D3

D2

D1

D0

Table III. AD5553 Serial Input Register Data Format; Data is Loaded in the MSB-First Format

MSB

LSB

Bit Position

B13

B12

B11

B10

B9

B8

B7

B6

B5

B4

B3

B2

B1

B0

Data-Word

*

D13

D12

D11

D10

D9

D8

D7

D6

D5

D4

D3

D2

D1

D0

*A full 16-bit data-word can be loaded into the AD5553 serial input register, but only the last 14 bits entered will be transferred to the DAC register when CS returns

to logic high.