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Manual
DL401
von Walter, Physikalisches Institut, Universität Heidelberg, 27.01.99
Seite: 9
2.3.3. Speicheraufteilung
READ:
SHORT.$ss00
Convert
Convert
do Internal Convert
SHORT.$ss70
D12: Run
D13: Interrupt
D14: DACRead
test RUN
test INTERRUPT FLAG
read Serial DAC
SHORT.$ss90
D16…D25: Counter
Read Address Counter
STD.$rAddr
Ch3
Ch2
Ch1
Ch0
Sample 0 …
…
Ch3
Ch2
Ch1
Ch0
Sample 1023
WRITE:
SHORT.$ss00
ClearInterrupt
ClearInterrupt
Clear Interrupt Flag
SHORT.$ss10
D0: DACWrite
Shift DAC and Serial Write
SHORT.$ss20
RESET
RESET
Module RESET
SHORT.$ss70
D12: Internal
D13: Gate
/D14: DACEnable
D15: AutoStop
set internal Mode
set internal Gate
enable Serial DAC
enable AutoStop
D31
D15
D0
HighWord
LowWord
LongWord
2.3.4. Speicheraufteilung DL401Z
READ:
SHORT.$ss90
D0…D15: Counter
Read Address Counter
STD.$rAddr
Ch1
Ch0
Digital
Sample 0 …
…
Ch1
Ch0
Digital
Sample 32K
D31
D15
D0
HighWord
LowWord
LongWord
2.3.5. Serial DAC Programmierung
Für die volle Ausnutzung der Dynamik kann von jedem Kanal die Schwelle unabhängig
calibriert werden. Zu diesem Zweck wird ein 4 Kanal DAC mit 6 bit Amplitudenauflösung
programmiert. Bei einer Eingangsspannung von 0V am FADC ergeben sich etwa folgende Werte:
DAC=0 :
FADC pedestal < 0
DAC
≈25
:
FADC pedestal
≈ 0
DAC=63
:
FADC pedestal
≈ 50
Die DACs müssen seriell gelesen bzw. beschrieben werden. Die Reihenfolge für die Datenbits
ist von D5 nach D0 über Kanal 3 nach Kanal 0!
SCHEMA für Lesen (und Setzen) der DACs:
1)
Enable DAC
2)
for ChannelNr:=3 downto 0 do
for DataBit:=5 downto 0 do
Read Bit at D14 of DACRead
WRITE Bit at D0 to DACWrite
3)
Disable DAC
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