TSB12C01A datasheet(3/59 Pages) TI

3 / 59 page

iii

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Title

Page

Overview

1–1

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1.1

Description

1–1

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1.2

Features

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1.2.1 Link

1–1

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1.2.2 Physical-Link Interface

1–1

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1.2.3 Host Bus Interface

1–1

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1.2.4 General

1–1

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1.3

Terminal Assignments

1–2

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1.4

Terminal Functions

1–4

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Architecture

2–1

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2.1

Functional Block Diagram

2–1

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2.1.1 Physical Interface

2–1

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2.1.2 Transmitter

2–1

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2.1.3 Receiver

2–2

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2.1.4 Transmit and Receive FIFOs

2–2

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2.1.5 Cycle Timer

2–2

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2.1.6 Cycle Monitor

2–3

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2.1.7 Cyclic Redundancy Check (CRC)

2–3

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2.1.8 Internal Registers

2–3

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2.1.9 Host Bus Interface

2–3

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Internal Registers

3–1

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.1

General

3–1

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3.2

Internal Register Definitions

3–1

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.2.1 Version/Revision Register

3–2

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.2.2 Node-Address/Transmitter Acknowledge Register

3–3

. . . . . . . . . . . . . . . . . . . .

3.2.3 Control Register

3–3

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.2.4 Interrupt and Interrupt-Mask Registers

3–5

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.2.5 Cycle-Timer Register

3–7

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.2.6 Isochronous Receive-Port Number Register

3–8

. . . . . . . . . . . . . . . . . . . . . . . . .

3.2.7 Diagnostic Control and Status Register

3–8

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3.2.8 Phy-Chip Access Register

3–8

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.2.9 Asynchronous Transmit-FIFO (ATF) Status Register

3–9

. . . . . . . . . . . . . . . . . .

3.2.10 ITF Status Register

3–10

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.2.11 GRF Status Register

3–10

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.3

FIFO Access

3–11

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.3.1 General

3–11

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3.3.2 ATF Access

3–12

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.3.3 ITF Access

3–12

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.3.4 General-Receive-FIFO (GRF)

3–12

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.3.5 RAM Test Mode

3–13

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

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