Ultra-Low Power Stereo Audio Codec

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D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0

D15

D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0

D15

D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0

D15

D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0

D15

D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0

D15

D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0

D15

CONFIGURED BY BSEL

7ns (typ)

25ns (min)

7ns (typ)

0ns (min)

CONFIGURED BY BSEL

7ns (typ)

25ns (min)

7ns (typ)

0ns (min)

40ns (max)

0ns (min)

D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0

D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0

40ns (max)

0ns (min)

D15

D15

LRCLK

BCLK

SDOUT

SDIN

NOTE: THE DELAY FROM A BCLK EDGE AND AN LRCLK EDGE IS DETERMINED BY LENGTH OF TIME THAT PCLK (THE INTERNALLY DIVIDED DOWN VERSION OF MCLK AS DEFINED BY THE PSCLK BITS) IS HIGH DURING ONE PERIOD OF

MCLK PLUS THE INTERNAL DELAY. FOR EXAMPLE: IF PCLK = 12.288MHZ, THEN THE DELAY BETWEEN BCLK AND LRCLK IS TYPICALLY 45ns.

LEFT JUSTIFIED: WCI = 0, BCI = 0, DLY = 0, SDODLY = 1

LRCLK

BCLK

SDOUT

SDIN

RELATIVE TO PCLK (SEE NOTE)

7ns (typ)

7ns (typ)

RIGHT

LEFT

RELATIVE TO PCLK (SEE NOTE)

7ns (typ)

7ns (typ)

RIGHT

LEFT

Figure 1. Digital Audio Interface Audio Master Mode Example (Sheet 2 of 2)