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HD6432148SW Datasheet(PDF) 113 Page - Renesas Technology Corp |
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HD6432148SW Datasheet(HTML) 113 Page - Renesas Technology Corp |
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113 / 1140 page  2. CPU 80 バスサイクル T1 保持 アドレスバス AS RD HWR、LWR データバス φ Highレベル Highレベル Highレベル ハイインピーダンス 図 2.18 内蔵メモリアクセス時の端子状態 2.9.3 内蔵周辺モジュールアクセスタイミング 内蔵周辺モジュールのアクセスは 2 ステートで行われます。このとき、データバス幅は 8 ビットまたは 16 ビットで内部 I/O レジスタにより異なります。内蔵周辺モジュールアク セスタイミングを 図 2.19、端子状態を図 2.20 に示します。 内部アドレスバス 内部リード信号 内部データバス 内部ライト信号 内部データバス φ バスサイクル T1 アドレス リード時 ライト時 リードデータ ライトデータ T2 図 2.19 内蔵周辺モジュールアクセスサイクル |
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