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AD4695BCPZ Datasheet(PDF) 49 Page - Analog Devices

Part # AD4695BCPZ
Description  16-Bit, 16-Channel, 500 kSPS/1 MSPS, Easy Drive Multiplexed SAR ADCs
PDF  96 Pages
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Manufacturer  AD [Analog Devices]
Direct Link  http://www.analog.com
Logo AD - Analog Devices

AD4695BCPZ Datasheet(HTML) 49 Page - Analog Devices

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Data Sheet
AD4695/AD4696
Rev. 0 | Page 49 of 96
Serial Data Output Modes
The AD4695/AD4696 digital interface allows clocking out ADC
data on more than one serial data output, which reduces the
number of SCK periods required to access the full ADC result
and allows slower SCK frequencies. The two serial data output
modes include single-SDO mode and dual-SDO mode. In single-
SDO mode, the ADC results are only shifted out on SDO. In
dual-SDO mode, ADC results are shifted out on SDO and
BSY_ALT_GP0 in parallel.
Table 17 shows the pins used for each serial data output signal for
each serial data output mode. Table 19 and Table 20, show the
formatting of conversion results for all combinations of serial
data output modes, status bits, and OSR options. The values of
the blank cells in Table 19 and Table 20 depend on the setting
of SDO_STATE, as described in the Conversion Mode Timing
Diagrams section.
The serial data output modes only apply when the device is in
conversion mode. In register configuration mode, register read
data is always shifted out serially on SDO only.
The SDO_MODE field in the setup register determines which
serial data output mode is selected. Table 18 shows the values of
SDO_MODE and the corresponding serial data output modes.
Table 17. Serial Data Output Mode Pin Assignments
Mode
Signal
Pin
Single-SDO Mode
SDO0
SDO
Dual-SDO Mode
SDO1
BSY_ALT_GP0
SDO0
SDO
Table 18. SDO_MODE Values vs. Serial Data Output Mode
SDO_MODE
Mode
0x0
Single-SDO Mode
0x1
Dual-SDO Mode
0x2
Single-SDO Mode
0x3
Single-SDO Mode
Table 19. Single-SDO Mode Data Output Format
OSR Setting
Status Bits
Signal
SCK Falling Edge Number
1
2
3
…
15
16
17
18
19
20
21
22
23
24
1
Disabled
SDO0
D15
D14
D13
…
D1
D0
4
Disabled
SDO0
D16
D15
D14
…
D2
D1
D0
16
Disabled
SDO0
D17
D16
D15
…
D3
D2
D1
D0
64
Disabled
SDO0
D18
D17
D16
…
D4
D3
D2
D1
D0
1
Enabled
SDO0
D15
D14
D15
…
D1
D0
0
0
0
OV_ALT
INX[3]
INX[2]
INX[1]
INX[0]
4
Enabled
SDO0
D16
D15
D16
…
D2
D1
D0
0
0
OV_ALT
INX[3]
INX[2]
INX[1]
INX[0]
16
Enabled
SDO0
D17
D16
D17
…
D3
D2
D1
D0
0
OV_ALT
INX[3]
INX[2]
INX[1]
INX[0]
64
Enabled
SDO0
D18
D17
D16
…
D4
D3
D2
D1
D0
OV_ALT
INX[3]
INX[2]
INX[1]
INX[0]
Table 20. Dual-SDO Mode Data Output Format
OSR Setting
Status Bits
Signal
SCK Falling Edge Number
1
2
3
4
5
6
7
8
9
10
11
12
1
Disabled
SDO1
D15
D13
D11
D9
D7
D5
D3
D1
SDO0
D14
D12
D10
D8
D6
D4
D2
D0
4
Disabled
SDO1
D16
D14
D12
D10
D8
D6
D4
D2
D0
SDO0
D15
D13
D11
D9
D7
D5
D3
D1
16
Disabled
SDO1
D17
D15
D13
D11
D9
D7
D5
D3
D1
SDO0
D16
D14
D12
D10
D8
D6
D4
D2
D0
64
Disabled
SDO1
D18
D16
D14
D12
D10
D8
D6
D4
D2
D0
SDO0
D17
D15
D13
D11
D9
D7
D5
D3
D1
1
Enabled
SDO1
D15
D13
D11
D9
D7
D5
D3
D1
0
0
INX[3]
INX[2]
SDO0
D14
D12
D10
D8
D6
D4
D2
D0
0
OV_ALT
INX[1]
INX[0]
4
Enabled
SDO1
D16
D14
D12
D10
D8
D6
D4
D2
D0
0
INX[3]
INX[2]
SDO0
D15
D13
D11
D9
D7
D5
D3
D1
0
OV_ALT
INX[1]
INX[0]
16
Enabled
SDO1
D17
D15
D13
D11
D9
D7
D5
D3
D1
0
INX[3]
INX[2]
SDO0
D16
D14
D12
D10
D8
D6
D4
D2
D0
OV_ALT
INX[1]
INX[0]
64
Enabled
SDO1
D18
D16
D14
D12
D10
D8
D6
D4
D2
D0
INX[3]
INX[2]
SDO0
D17
D15
D13
D11
D9
D7
D5
D3
D1
OV_ALT
INX[1]
INX[0]



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