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AP4202 Datasheet(PDF) 11 Page - Asahi Kasei Microsystems |
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AP4202 Datasheet(HTML) 11 Page - Asahi Kasei Microsystems |
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11 / 28 page ![]() [AP4202] 016015406-J-00 2017/01 - 11 - CSB SCK TxD RxD tSCKH tSCKP tSCKW tSCKW tDIS tDIH Hi-Z “H” “L” tPD tPD CSB SCK TxD RxD tOZ tCSH 50% 50% 50 % 50% 50% 50% SCK, CSB, TxD 0.8 VDC tSCR tSCF 0.2 VDC Figure 3. SCIインターフェイス タイミングチャート2 ■ シリアル-F/F制御(ACタイミング) Table 2. シリアル-F/F制御タイミング 項目 記号 規格 単位 条件 MIN TYP MAX CLK周期 tCLP 100 - - ns CLKパルス幅 tCLW 40 - - ns データセットアップ時間 tDIS 25 - - ns データホールド時間 tDIH 40 - - ns LATパルス幅 tLAW 2 - - μs 上表以外のCLK(SCK), LAT(CSB), SI(TxD), SO(RxD)についてのACタイミング仕様はデータセットアッ プ時間、データホールド時間を除きSCIインターフェイスと同じ値となります。ただし、SO(RxD)端子 出力遅延時間についてはC L=20pFのときの値を適用します。 CLK LAT tCLW tCLP tCLW tLAW tLAW Figure 4. シリアル-F/F制御 タイミングチャート |
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