AT32032 datasheet(11/14 Pages) HP

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AT-32032応用

AT-32032の800-900MHzのLNAとしての

応用についてご紹介します。ここで

は、0.032インチ厚のFR-4のPCボードを

用いて設計しています。

900MHz LNAの設計

このLNAはVceが2.7V、Icが５ｍAで設

計されているため、３Vの電源電圧で使

用可能です。図16は900MHz LNAの回

路図で、図17は部品表です。

INPUT

VCC = 3 V

OUTPUT

Figure 16. Schematic Diagram.

C1,C3 10 pF chip capacitor

Open circuited stub .275

inch long

C4,C5 1000 pF chip capacitor

8 nH chip inductor

(Coilcraft 1008CS-080)

Optional (see R1)

56 nH chip inductor

(Coilcraft 1008CS-560)

15 nH chip inductor

(Coilcraft 1008CS-150)

Hewlett-Packard AT-32032

Silicon Bipolar Transistor

10K

Ω chip resistor (may

want to substitute a 180 nH

chip inductor and 50 W

resistor for lower noise

figure, better low freq

stability, the readjust R2)

26.1 K

Ω chip resistor

(adjust for rated Ic)

3.32 K

Ω chip resistor

3.32 K

Ω chip resistor

51.1

Ω chip resistor

Ω chip resistor (see text)

Ω microstripline

Figure 17. Component Parts List.

PCボードのレイアウトと部品の位置に

ついては図18をご覧ください。

OUT

Vcc

AT-3XX32

AT-4XX32

02/98 AJW

.031 FR-4

Figure 18. 1X Artwork showing

Component Placement.

入力整合回路は低雑音整合にするた

め、並列キャパシタ(C2)と直列インダ

クタ(L1)で構成されています。この並

列キャパシタはオープン回路スタブを

用いています。また、直列インダクタ

はチップ･インダクタを用いています。

出力整合回路は、直列チップ･インダク

タ(L4)を用いています。バイアス回路

はデカップリング用にインダクタ

(L2,L3)を用いています。また、バイア

ス回路は適切にバイパス(C4,C5)され

RFグランドがとられています。バイア

ス回路の出力側にある抵抗(R5)はバイ

アス回路のQを下げて、800-900MHzや

低い周波数での安定性を向上していま

す。抵抗(R6)は広帯域の安定性を改善

するもので、特に9-10GHzの周波数帯

で効果があります。

バイアス回路

バイアス回路は3Vの電源電圧で使用す

るように設計されています。抵抗

(R1,R2)がコレクタ電流を調整します。

抵抗(R4)はR5とC5の接続された場所に

接続され、バイアス点の安定性を向上

します。

測定結果

図19はこのアンプのゲインを測定した

結果です。ゲインは800-900MHzで15.5-

16.5dBです。図20はNFの測定結果で

す。850MHzで1.1dBのNFを得ることが

できました。図2 1 は入出力のリター

ン・ロスです。入力リターン･ロスは

900MHzで7dBですが、キャパシタ(C2)

の値を大きくすることにより、NFを少

し犠牲にして9dBの入力リターン･ロス

を得ることもできます。出力リターン･

ロスは12-15dBです。

500

700

600

800

900

1000

FREQUENCY (MHz)

Figure 19. Gain vs Frequency.

1.5

1.1

1.2

1.3

1.4

500

700

600

800

900

1000

FREQUENCY (MHz)

Figure 20. Noise Figure vs Frequency.

88759/04-5.PM6.0J

2001.04.25, 7:55 PM

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