TAS5518 datasheet(7/103 Pages) TI

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July 2004

SLES115

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1−1. TAS5518 Functional Structure

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1−2. Typical TAS5518 Application (DVD Receiver)

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1−3. Recommended TAS5518 + TAS5121 Channel Configuration

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1−4. TAS5518 DAP Architecture With I2C Registers (Fs 3 96 kHz)

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1−5. TAS5518 Architecture With I2C Registers (Fs = 176.4 kHz or Fs = 192 kHz)

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1−6. TAS5518 Detailed Channel Processing

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1−7. 5.23 Format

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1−8. Conversion Weighting Factors—5.23 Format to Floating Point

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1−9. Alignment of 5.23 Coefficient in 32-Bit I2C Word

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1−10. 25.23 Format

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1−11. Alignment of 5.23 Coefficient in 32-Bit I2C Word

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1−12. Alignment of 25.23 Coefficient in Two 32-Bit I2C Words

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1−13. TAS5518 Digital Audio Processing

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1−14. Input Crossbar Mixer

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1−15. Biquad Filter Structure

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1−16. Auto Mute Threshold

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1−17. Loudness Compensation Functional Block Diagram

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1−18. Loudness Example Plots

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1−19. DRC Positioning in TAS5518 Processing Flow

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1−20. Dynamic Range Compression (DRC) Transfer Function Structure

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1−21. Output Mixers

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1−22. De-emphasis Filter Characteristics

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1−23. Power Supply and Digital Gains (Log Space)

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1−24. Power Supply and Digital Gains (Linear Space)

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1−25. Block Diagrams of Typical Systems Requiring TAS5518 Automatic AM Interference

Avoidance Circuit

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3−1. Slave Mode Serial Data Interface Timing

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3−2. SCL and SDA Timing

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3−3. Start and Stop Conditions Timing

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3−4. Reset Timing

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3−5. Power-Down Timing

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3−6. Error Recovery Timing

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3−7. Mute Timing

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3−8. HP_SEL Timing

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3−9. I2S Format 64 Fs Format

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3−10. Left Justified 64 Fs Format

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3−11. Right Justified 64 Fs Format

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4−1. Typical I2C Sequence

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4−2. Single Byte Write Transfer

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4−3. Multiple Byte Write Transfer

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4−4. Single Byte Read Transfer

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4−5. Multiple Byte Read Transfer

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