List of Tables

v

November 2002

SLES041B

5–6 Right-Justified, IIS, Left-Justified Serial Protocol Timing

34

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5–7 Right, Left, and IIS Serial Mode Timing Requirement

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5–8 Serial Audio Ports Master Mode Timing

35

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5–9 DSP Serial Port Timing

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5–10 DSP Serial Port Expanded Timing

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5–11 DSP Absolute Timing

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5–12 SCL and SDA Timing

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5–13 Start and Stop Conditions Timing

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6–1 Typical TAS5026 Application

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6–2 TAS5026 Serial Audio Port—Slave Mode Connection Diagram

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6–3 TAS5026 Serial Audio Port—Master Mode Connection Diagram

39

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List of Tables

Table

Title

Page

2–1 Normal-Speed, Double-Speed, and Quad-Speed Operation

7

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2–2 Master and Slave Clock Modes

9

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2–3 LRCLK, MCLK_IN, and External PLL Rates

9

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2–4 DCLK

10

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2–5 Supported Word Lengths

11

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2–6 Device Outputs During Reset

15

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2–7 Values Set During Reset

15

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2–8 Device Outputs During Power Down

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2–9 Volume Register

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2–10 De-Emphasis Filter Characteristics

18

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2–11 Device Outputs During Error Recovery

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3–1 I2C Register Map

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3–2 General Status Register (Read Only)

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3–3 Error Status Register

25

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3–4 System Control Register 0

25

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3–5 System Control Register 1

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3–6 Error Recovery Register

26

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3–7 Automute Delay Register

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3–8 DC-Offset Control Registers

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3–9 Six Inter-Channel Delay Registers

27

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3–10 Individual Channel Mute Register

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