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P5021 Datasheet(PDF) 5 Page - NXP Semiconductors |
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5 / 155 page  Pin assignments and reset states P5021 QorIQ Integrated Processor Data Sheet, Rev. 1 Freescale Semiconductor 5 Figure 3. 1295 BGA ball map diagram (detail view A) D2_ MDQ 20 D2_ MDQ 10 D2_ MDQS 1 D2_ MDQ 08 D2_ MDQ 03 D2_ MDQ 07 D2_ MDQ 04 D1_ MDQ 03 D1_ MDQ 06 D2_ MDQ 16 GVDD D2_ MDQ 17 D2_ MDM 1 D2_ MDQ 13 D2_ MDQ 02 D2_ MDM 0 D2_ MDQ 05 D1_ MDQ 07 D2_ MDQS 2 D2_ MDM 2 D2_ MDQ 14 D1_ MDQ 21 D2_ MDQ 22 D2_ MDQ 23 D2_ MDQ 18 D2_ MDQ 15 D2_ MDQ 09 D1_ MDQS 2 D1_ MDM 2 D1_ MDQ 17 D1_ MDQ 20 D2_ MDQ 00 D1_ MDQ 02 D1_ MDQ 08 D2_ MDQ 19 D2_ MDQ 29 D1_ MDQ 18 D1_ MDQ 19 D1_ MDQ 13 D2_ MDQ 24 D2_ MDQ 25 D1_ MDQ 24 D1_ MDQ 28 D1_ MDQ 25 D2_ MDM 3 D2_ MDQS 3 D1_ MDQ 11 D1_ MDQS 1 LA 31 D2_ MDQ 31 D2_ MDQ 30 D2_ MDQ 26 D2_ MDQ 27 D1_ MDQ 30 D1_ MDQ 31 NC_ H15 D2_ MECC 5 D2_ MECC 4 D1_ MECC 5 D1_ MDQ 27 NC_ J14 LAD 15 D2_ MDM 8 D1_ MDM 8 D1_ MECC 0 NC_ K14 LAD 14 D2_ MECC 6 D2_ MECC 7 D1_ MECC 6 D1_ MECC 7 D2_ MCKE 3 D2_ MECC 2 D1_ MBA 2 D2_ MECC 3 D2_MA 09 D2_ MCKE 2 D2_MA 06 D2_MA 08 D2_MA 07 D2_ MCKE 0 D2_MA 03 D2_MA 04 D2_MA 05 D1_MA 01 D1_MA 02 D1_MA 03 D1_MA 04 D1_ MDM 0 D1_ MDQ 00 D2_ MDQ 06 D1_ MDQS 0 D1_ MDQ 05 D2_ MDQ 12 D1_ MDQS 0 D1_ MDQ 04 D1_ MDM 1 D1_ MDQ 22 D1_ MDQ 10 GVDD GND GVDD GND GVDD GND GND GVDD GVDD GND GVDD GND GND GVDD GND GVDD GVDD GND GVDD NC_ E16 GND GND GVDD NC_ D18 GND GVDD D1_ MDQ 29 GND GVDD D1_ MDQ 15 GND D1_ MDQ 12 GVDD GND D1_ MDQS 3 GVDD GND D1_ MDQ 09 GVDD GVDD GND GVDD GND NC_ H12 NC_ H13 GVDD BVDD GND GVDD D1_ MECC 4 GND NC_ J11 GVDD NC_ J13 LAD 13 D2_ MECC 1 GVDD D1_ MDQS 8 GND GVDD NC_ K11 NC_ K12 NC_ K13 SENSE- VDD_CA SENSE- GND_CA GVDD GND GVDD VDD_PL GND VDD_PL VDD_PL VDD_PL GND GND GND D2_ MBA 2 GND GVDD GND GND VDD_PL GND GND GND VDD_PL VDD_CA VDD_CA D2_MA 12 D2_MA 14 GVDD GND GVDD VDD_PL VDD_PL VDD_CA VDD_CA GND GND GND GND GVDD GND GVDD D1_ MCKE 0 GND VDD_PL GND GND GND VDD_CA VDD_CA VDD_CA GND GVDD D1_MA 07 GND VDD_PL VDD_PL VDD_CA VDD_CA GND GND GND GND GVDD D1_ MDIC 0 GND D1_MA 06 GVDD GND VDD_PL GND GND GND VDD_PL VDD_CA VDD_CA GVDD GND GVDD VDD_PL VDD_PL VDD_PL VDD_PL GND GND GND GND GVDD GND GND VDD_PL GND GND GND VDD_PL VDD_PL VDD_PL D2_ MDQ 21 D2_ MDQS 1 D2_ MDQS 0 D2_ MDQS 0 D2_ MDQ 01 D2_ MDQ 11 D2_ MDQS 2 D1_ MDQ 16 D1_ MDQS 2 D1_ MDQ 01 GND D2_ MDQ 28 D1_ MDQ 23 D1_ MDQ 14 D1_ MDQS 1 D2_ MDQS 3 D1_ MDQS 3 D1_ MDM 3 D1_ MDQ 26 D2_ MECC 0 D1_ MECC 1 D2_ MDQS 8 D1_ MDQS 8 D1_MA 15 D1_ MECC 2 D2_MA 15 D1_MA 14 D1_ MECC 3 D2_ MAPAR_ ERR D1_MA 12 D1_ MAPAR_ ERR D1_ MCKE 3 D2_MA 11 D1_MA 09 D1_MA 11 D1_ MCKE 2 D1_MA 08 D1_ MCKE 1 D2_ MCKE 1 D1_MA 05 GND D2_MA 01 D2_MA 02 D2_ MCK 2 D1_ MCK 1 D2_ MCK 2 D2_ MCK 1 D2_ MCK 1 D1_ MCK 1 D1_ MCK 2 D1_ MCK 2 D2_ MDQS 8 1 18 13 12 11 10 9 8 7 6 5 4 3 2 A B C D E F G H J K L M N T 14 15 P R U V 16 17 DETAIL A RSRV _F1 RSRV _F2 RSRV _G1 RSRV _G2 LDP 3 LDP 2 LAD 30 LWE LAD 29 LAD 28 LAD 31 3 LWE 2 GND |
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