CH577F datasheet(53/98 Pages) WCH

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次接收到一个新的数据后，该中断被清除，或者当单片读取一次 RBR 寄存器后，该中断也能被清除。

当接收 FIFO 全空时，

LSR 寄存器的 RB_LSR_DATA_RDY 位为 0，

当接收 FIFO 中有数据时，

RB_LSR_DATA_RDY

位为 1 有效。

在中断触发方式下，当收到串口接收数据超时的中断后，可以读取 R8_UARTx_RFC 寄存器查询当

前 FIFO 中剩余数据计数，直接读取全部数据，或者不断查询 LSR 寄存器的 RB_LSR_DATA_RDY，如果

此位有效则读数据，直到此位无效。当收到串口接收数据可用的中断后，可以先从 RBR 寄存器一次性

读取 RB_FCR_FIFO_TRIG 设定字节个数的数据，或者也可以根据 RB_LSR_DATA_RDY 位和 R8_UARTx_RFC

寄存器读取当前 FIFO 中所有数据。

在查询方式下，可以根据 LSR 寄存器的 RB_LSR_DATA_RDY 位判断接收 FIFO 是否为空，或读取

R8_UARTx_RFC 寄存器获取当前 FIFO 中数据计数，来获取串口接收的所有数据。

9.3.4 硬件流控制

硬件流控制包括自动 CTS（RB_MCR_AU_FLOW_EN 置 1）和自动 RTS（RB_MCR_AU_FLOW_EN 和

RB_MCR_RTS 都置 1）

。

如果使能自动 CTS，那么 CTS 引脚在串口发送数据之前必须有效。串口发送器在发送下一个数据

之前会检测 CTS 引脚，当 CTS 引脚状态有效时，发送器发送下一个数据。为了使发送器停止发送后面

的数，CTS 引脚必须在当前发送的最后一个停止位的中间时刻之前被无效。自动 CTS 功能减少了向系

统申请的中断。当使能硬件流控制后，由于控制器会根据 CTS 引脚状态自动控制发送器，所以 CTS 引

脚电平的改变不会触发 MODEM 中断。如果使能自动 RTS，那么仅当 FIFO 中有足够空间接收数据时才

使 RTS 引脚输出有效，而在接收 FIFO 满时使 RTS 引脚输出无效。如果接收 FIFO 中的数据被全部取走

或清空，那么 RTS 引脚输出有效。当到达接收 FIFO 的触发点时（接收 FIFO 中已有字节数不少于 FCR

寄存器的 RB_FCR_FIFO_TRIG 设定的字节数）

，RTS 引脚输出无效，并且允许对方发送器在 RTS 引脚无

效后再发送一个另外的数据。一旦接收 FIFO 被取空数据，RTS 引脚就会自动重新有效，从而使对方

的发送器恢复发送。如果自动 CTS 和自动 RTS 都被使能（MCR 寄存器的 RB_MCR_AU_FLOW_EN 和

RB_MCR_RTS 都为 1）

，那么当己方的 RTS 引脚连接对方的 CTS 引脚时，除非己方的接收 FIFO 中有足够

的空间，否则对方不会发送数据。因此，通过这种硬件流控制，可以避免串口接收时的 FIFO 溢出和

超时错误。

CH577F Datasheet(PDF) 53 Page - Nanjing Qinheng Microelectronics Co., Ltd.