AMD-K6 datasheet(15/346 Pages) AMD

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List of Tables

20695H/0—March 1998

AMD-K6® Processor Data Sheet

Preliminary Information

List of Tables

Part One

AMD-K6 Processor Family

Table 1.

Execution Latency and Throughput of Execution

Units . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

Table 2.

General-Purpose Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

Table 3.

General-Purpose Register Dword, Word, and Byte

Names . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

Table 4.

Segment Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

Table 5.

Model-Specific Registers (MSRs) . . . . . . . . . . . . . . . . . . . . . . . . 37

Table 6.

Memory Management Registers . . . . . . . . . . . . . . . . . . . . . . . . . 39

Table 7.

Application Segment Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

Table 8.

System Segment and Gate Types . . . . . . . . . . . . . . . . . . . . . . . . 47

Table 9.

Summary of Exceptions and Interrupts . . . . . . . . . . . . . . . . . . . 48

Table 10.

Integer Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

Table 11.

Floating-Point Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

Table 12.

MMX Instructions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

Table 13.

Processor-to-Bus Clock Ratios . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

Table 14.

Input Pin Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

Table 15.

Output Pin Float Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

Table 16.

Input/Output Pin Float Conditions . . . . . . . . . . . . . . . . . . . . . . 118

Table 17.

Test Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

Table 18.

Bus Cycle Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

Table 19.

Special Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

Table 20.

Bus-Cycle Order During Misaligned Transfers . . . . . . . . . . . . 128

Table 21.

A[4:3] Address-Generation Sequence During Bursts . . . . . . . 130

Table 22.

Bus-Cycle Order During Misaligned I/O Transfers . . . . . . . . . 135

Table 23.

Interrupt Acknowledge Operation Definition. . . . . . . . . . . . . 156

Table 24.

Encodings For Special Bus Cycles . . . . . . . . . . . . . . . . . . . . . . 158

Table 25.

Output Signal State After RESET . . . . . . . . . . . . . . . . . . . . . . 168

Table 26.

Table 27.

PWT Signal Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174

Table 28.

PCD Signal Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174

Table 29.

CACHE# Signal Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . 175

Table 30.

Data Cache States for Read and Write Accesses . . . . . . . . . . 182

Table 31.

Cache States for Inquiries, Snoops, Invalidation, and

Replacement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

Table 32.

Snoop Action. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186

Table 33.

Initial State of Registers in SMM . . . . . . . . . . . . . . . . . . . . . . . 195

Table 34.

SMM State-Save Area Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196

Table 35.

SMM Revision Identifier . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199

Table 36.

I/O Trap Dword Configuration . . . . . . . . . . . . . . . . . . . . . . . . . 200

AMD-K6 Datasheet(PDF) 15 Page - Advanced Micro Devices

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