TMS320F datasheet(14/389 Pages) TI

14 / 389 page

Figures

Contents

Figures

1–1.

DSP Product Generation

1-3

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

1–2.

TMS320 Device Nomenclature

1-4

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–1.

TMS320C24x DSP Controller Functional Block Diagram

2-3

. . . . . . . . . . . . . . . . . . . . . . . . . . .

2–2.

’C24x Address and Data Bus Structure

2-4

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2–3.

’C24x ROM Memory Map

2-7

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3–1.

Generic Memory Maps for ’C24x DSP Controllers

3-3

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3–2.

Program Memory Map for ’C24x

3-4

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3–3.

Pages of Data Memory

3-6

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3–4.

GREG Register Set to Configure 8K for Global Data Memory

3-10

. . . . . . . . . . . . . . . . . . . . . .

3–5.

Global and Local Data Memory for GREG = 11100000

3-10

. . . . . . . . . . . . . . . . . . . . . . . . . . . .

3–6.

I/O-Space Address Map for ’C24x

3-11

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4–1.

Block Diagram of the Input Scaling, Central Arithmetic Logic, and

Multiplication Sections of the CPU

4-2

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4–2.

Block Diagram of the Input Scaling Section

4-3

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4–3.

Operation of the Input Shifter for SXM = 0

4-4

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4–4.

Operation of the Input Shifter for SXM = 1

4-4

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4–5.

Block Diagram of the Multiplication Section

4-5

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4–6.

Block Diagram of the Central Arithmetic Logic Section

4-8

. . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4–7.

Shifting and Storing the High Word of the Accumulator

4-11

. . . . . . . . . . . . . . . . . . . . . . . . . . . .

4–8.

Shifting and Storing the Low Word of the Accumulator

4-11

. . . . . . . . . . . . . . . . . . . . . . . . . . . .

4–9.

ARAU and Related Logic

4-12

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4–10.

Status Register ST0

4-15

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4–11.

Status Register ST1

4-15

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4–12.

External Interface Operation for Read-Read-Write (Zero Wait States)

4-18

. . . . . . . . . . . . . . .

4–13.

External Interface Operation for Write-Write-Read (Zero Wait States)

4-20

. . . . . . . . . . . . . . .

4–14.

External Interface Operation for Read-Write (One Wait State)

4-20

. . . . . . . . . . . . . . . . . . . . . .

5–1.

Program-Address Generation Block Diagram

5-2

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5–2.

A Push Operation

5-5

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5–3.

A Pop Operation

5-6

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5–4.

Four-Level Pipeline Operation

5-7

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5–5.

Interrupt Flag Register (IFR) — Address 0006h

5-18

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5–6.

Interrupt Mask Register (IMR) — Address 0004h

5-20

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6–1.

Instruction Register Contents for Example 6–1

6-2

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6–2.

Two Words Loaded Consecutively to the Instruction Register in Example 6–2

6-3

. . . . . . . . .

6–3.

Pages of Data Memory

6-4

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6–4.

Instruction Register (IR) Contents in Direct Addressing Mode

6-5

. . . . . . . . . . . . . . . . . . . . . . .

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